Instituto Superior de Ciências
do Trabalho e da Empresa

 

 

Apontamentos sobre Famílias Lógicas

 

 

 

 

 

 

 

 

 

 

Circuitos e Sistemas Electrónicos

 

Apontamentos sobre
Famílias lógicas


 


Índice

Introdução. 1

Tempos de atraso e definição dos níveis lógicos. 2

Tempos de subida e descida. 2

Tempo de Propagação. 2

Definição dos níveis lógicos. 3

Principais arquitecturas e famílias lógicas. 4

Evolução das arquitecturas para implementação de portas lógicas. 4

Resistor-Transistor Logic (RTL) 5

Diode-Transístor Logic (DTL) 7

Transístor-Transístor Logic (TTL) 7

Lógica NMOS.. 8

Lógica CMOS.. 10

Elementos de memória. 12

Latch SR.. 12

Célula de memória estática (SRAM) 13

Célula de memória dinâmica (DRAM) 13

Memória fixa (ROM) 14

 


Índice de Figuras

Figura 1. Tempo de propagação e tempo de subida e descida. 2

Figura 2. Característica vo(vi) de uma porta lógica NOT. 3

Figura 3. Tecnologias e famílias lógicas mais comuns. 5

Figura 4. Porta lógica NOT em tecnologia RTL. 5

Figura 5. Característica vo(vi) de um inversor RTL. 6

Figura 6. Porta lógica NAND em tecnologia RTL. 6

Figura 7. Porta lógica NAND em tecnologia DTL. 7

Figura 8. Porta lógica NAND em tecnologia TTL. 7

Figura 9. Característica vo(vi) de um inversor TTL. 8

Figura 10 Porta lógica NOT em tecnologia NMOS. 8

Figura 11 Característica vo(vi) de um inversor em tecnologia CMOS. 9

Figura 12 Porta lógica NAND em tecnologia CMOS. 10

Figura 13 Porta lógica NOT em tecnologia CMOS. 10

Figura 14 Característica vo(vi) de um inversor em tecnologia CMOS. 11

Figura 15 Porta lógica NAND em tecnologia CMOS. 11

Figura 16 Porta lógica NOR em tecnologia CMOS. 12

Figura 17. Flip-flop SR em tecnologia CMOS. 12

Figura 18. Célula de memória estática de 1 bit. 13

Figura 19. Célula base de uma DRAM. 13

Figura 20. Matriz de memória ROM. 14

Figura 21. Matriz de memória implementada em lógica dinâmica (ROM). 15


Introdução

Este bloco de matéria pretende descrever as principais famílias lógicas existentes. Nomeadamente ao nível da sua evolução histórica e dos domínios privilegiadas de aplicação de cada tecnologia. São estudados os vários circuitos usados na implementação das portas digitais, sendo descrito o comportamento estático, nomeadamente a característica vo(vi) de um inversor, e o comportamento dinâmico. Em cada caso, são apresentados os circuitos usados para realizar uma porta lógica universal NOR e/ou NAND. 

São igualmente apresentados e estudados os circuitos utilizados para a realização dos elementos básicos de memória, desde o simples latch até à implementação de memória estática SRAM e de memória dinâmica DRAM.

Naturalmente, é dada especial atenção às soluções em tecnologia CMOS, devido ao seu domínio quase absoluto na implementação de circuitos digitais e mistos analógicos/digitais.


Tempos de atraso e definição dos níveis lógicos

Tempos de subida e descida

O tempo que uma porta lógica demora a comutar está relacionado com os tempos de subida e descida, ou seja, com os tempos de comutação de Low para High e de High e Low respectivamente. O tempo de subida (tr) – rise time - é geralmente definido como o tempo que a tensão na saída da porta lógica demora a subir entre 10% e 90% do seu valor máximo. De forma complementar, o tempo de descida (tf) – fall time - é definido como o tempo que a tensão na saída demora a descer entre 90% e 10% do seu valor máximo.

Tempo de Propagação

O tempo de propagação de Low para High (tPLH) e o tempo de propagação de High e Low (tPHL) são definidos como o tempo que a tensão de saída demora a atingir o valor médio entre os valores máximo e mínimo da tensão de saída, desde o momento em que a entrada comuta. Ou seja, o tempo que decorre entre a definição do nível lógico de entrada e a definição do nível lógico na saída. Naturalmente, é desejável que tPHL e tPHL sejam iguais dado que o pior destes tempos define a velocidade máxima a que a porta lógica pode operar. A figura seguinte mostra graficamente os tempos de propagação e de comutação de Low para High e de High e Low.

Figura 1. Tempo de propagação e tempo de subida e descida.

Definição dos níveis lógicos

A figura seguinte representa a característica vo(vi) de um inversor (porta lógica NOT) genérico. Nesta são identificadas as tensões VOH, VOL, VIH e VIL, que correspondem à definição dos níveis lógicos na saída – output – e na entrada – input – respectivamente. VM corresponde à intersecção da característica com uma recta com 45º de inclinação. As tensões VOH e VOL correspondem ao valor máximo e mínimo da tensão de saída respectivamente. As tensões VIH e VIL representam o valor da tensão de entrada nos pontos em que a tangente à característica é igual a –1, e que correspondem respectivamente ao valor mínimo da tensão de entrada para o qual a saída já pode ser considerada Low, e ao valor máximo da tensão de entrada para o qual a tensão de saída já pode ser considerada High respectivamente. Obviamente é desejável que a zona da característica em que os níveis lógicos de entrada e de saída não estão completamente definidos seja tão pequena quanto possível, o que corresponde igualmente a tempos de propagação mais curtos. Do mesmo modo, a gama de tensões VOH - VIH e VIL - VOL definem as zonas em que os níveis lógicos High e Low respectivamente estão bem definidos. É desejável que estas gamas sejam tão largas quanto praticável e se possível iguais.

Figura 2. Característica vo(vi) de uma porta lógica NOT.


Principais arquitecturas e famílias lógicas

Evolução das arquitecturas para implementação de portas lógicas

Existem várias tecnologias disponíveis para a implementação de portas lógicas digitais. Apesar da tecnologia dominante actualmente ser a tecnologia CMOS, quer devido ao seu baixo custo quer devido à grande densidade de portas lógicas que permite integrar por unidade de área, existem tecnologias alternativas que também apresentam algumas vantagens e são usadas correntemente em circuitos comerciais. As principais tecnologias utilizadas são: CMOS, Bipolar (TJB), BiCMOS e Arseneto de Gálio (GaAs). A tecnologia bipolar foi a percussora dos circuitos integrados digitais (nomeadamente através das famílias RTL e DTL), pode ser vantajosa em termos de velocidade face às tecnologias baseadas em transístores MOS. No entanto, é uma solução mais cara, mais complexa, pior em termos de consumo de potencia e não permite a implementação de sistemas de larga escala devido à área que uma porta lógica ocupa. As principais variantes actuais da tecnologia bipolar são as famílias TTL e ECL, respectivamente vocacionados para circuitos lógicos genéricos e para circuitos de muito alta velocidade. A tecnologia BiCMOS combina as vantagens dos circuitos bipolares e CMOS, mas partilha também algumas das desvantagens da tecnologia bipolar, tais como o custo e a área ocupada, bem como o facto de o seu campo de utilização ser bastante limitado, apesar de por vezes ser uma solução de compromisso em circuitos mistos (analógicos e digitais). A tecnologia de GaAs permite a realização de circuitos de muito alta frequência (acima de 10 GHz), no entanto a densidade que é possível obter e o seu levado custo de fabricação limitam a seu utilização prática a circuitos muito específicos para os quais seja virtualmente impossível qualquer das outras tecnologias disponíveis. Finalmente, a família CMOS tem algumas variantes, nomeadamente as portas lógicas CMOS (lógica complementar), o Pseudo-NMOS e a lógica dinâmica. As portas CMOS são a escolha de eleição para a grande generalidade dos circuitos digitais (e sempre que se possível para circuitos mistos), sendo a tecnologia base para todos os microprocessadores, e demais electrónica de consumo. A lógica Pseudo-NMOS é semelhantes à lógica CMOS, dado que a estrutura dos transístores NMOS é igual. No entanto, em vez de utilizar o circuito dual PMOS usa um único transístor como carga activa. O espaço ocupado é potencialmente menor e pode tornar-se uma opção atraente em circuitos muito complexos, mas é usualmente relegada para segundo plano. A lógica dinâmica é utilizada para a implementação de memórias dinâmicas (DRAM) dado que permite uma densidade de integração muito superior a qualquer outra, nomeadamente à permitida pela memória estática (SRAM), implementada com portas CMOS comuns. A figura seguinte representa a estrutura hierárquica das principais tecnologias e das famílias lógicas derivadas utilizadas actualmente.

Figura 3. Tecnologias e famílias lógicas mais comuns.

Resistor-Transistor Logic (RTL)

A lógica RTL – Resistor Transístor Logic – pode ser considerada como uma das arquitecturas base para a realização de portas digitais. A figura seguinte representa uma porta lógica NOT.

Figura 4. Porta lógica NOT em tecnologia RTL.

O comportamento desta porta é relativamente simples, quando a tensão de entrada tem o nível lógico High o transístor está directamente polarizado e a resistência Rc é dimensionada para que o transístor esteja na zona de saturação, pelo que a tensão de saída é aproximadamente 0.2V o que corresponde ao nível lógico Low. Quando o nível lógico de entrada é Low o transitor está cortado e, portanto iC é igual a zero o que implica que a tensão de saída vO seja VCC - nível lógico High. Estes dois comportamentos, juntamente com a zona intermédia em que o transístor está na zona activa, são visíveis na característica vo(vi) representada na figura seguinte:

Figura 5. Característica vo(vi) de um inversor RTL.

É relativamente simples implementar uma porta lógica NAND – que é porta lógica universal, dado que qualquer outra pode ser implementada a partir desta – com base na porta lógica NOT, basta para isso acrescentar um segundo ramo de entrada tal como é apresentado na figura seguinte.

Figura 6. Porta lógica NAND em tecnologia RTL.

Quando ambos os transístores estão a conduzir, ou seja, quando ambas as tensões de entrada correspondem ao nível lógico High, há corrente na resistência Rc e o nível lógico de saída é Low. Quando qualquer dos dois transístor estiver cortado iC = 0, a tensão de saída é igual a VCC e o nível lógico na saída é High,  bastando para isso que uma das tensões de entrada seja Low.

Diode-Transístor Logic (DTL)

A lógica DTL – Diode Transístor Logic – visível na figura seguinte, apresenta tem um comportamento algo à porta lógica NAND usada em lógica RTL.

Figura 7. Porta lógica NAND em tecnologia DTL.

Neste caso, só quando ambos os díodos de entrada D1 e D2 estão cortados, é que o transístor tem a junção base-emissor polarizada directamente e impõe o nível lógico Low na saída. Caso qualquer dos dois díodos D1 e D2 esteja em condução, a tensão no nó X não é suficiente para polarizar o transístor - que fica cortado e, portanto iC = 0 – pelo que a tensão de saída é igual a VCC e o nível lógico na saída é High. Basta assim que uma das tensões de entrada seja Low para que o nível lógico de saída seja High.

Transístor-Transístor Logic (TTL)

A figura seguinte representa uma implementação simplificada de uma porta lógica NAND realizada em lógica TTL.

Figura 8. Porta lógica NAND em tecnologia TTL.

A análise da porta lógica NAND da família TTL é um pouco mais complicada, mas também aqui o transístor de saída Q3 só está em condução quando ambas as junções de Q1 estão polarizadas inversamente. Quando a tensão na base de Q3 não é suficiente para o polarizar directamente, este fica cortado pelo que a sua corrente de colector é nula pelo que o nível lógico na saída é High. Caso contrário, o transístor Q3 conduz e o nível lógico de saída é Low. A figura seguinte representa a característica vo(vi) de uma porta lógica TTL, que corresponde à porta anterior sem um dos emissores do transístor Q1.

Figura 9. Característica vo(vi) de um inversor TTL.

Lógica NMOS

A lógica NMOS – NFET Metal Oxide Silicon – tem um comportamento semelhante ao estudado para a tecnologia RTL, em que a resistência de colector é substituída por um transístor de depleção NMOS, tal como é representado na figura.

Figura 10 Porta lógica NOT em tecnologia NMOS.

Este transístor tem sempre o canal formado (VGS é sempre superior a Vt) dado que a sua tensão VGS é nula e que a tensão de threshold Vt é negativa, isto por se tratar de um NMOS de depleção. Quando o nó de entrada A tem uma tensão de entrada igual a VDD - nível lógico High - o transístor NMOS de enriquecimento está na zona linear/tríodo pelo que a sua resistência equivalente é baixa, assim a tensão de saída é LOW e o transístor de depleção funciona como uma fonte de corrente, assim, a tensão no nó de saída Y é puxada para 0V. Quando a tensão de entrada é 0V o transístor transístor NMOS está cortado, e portanto a tensão no nó de saída Y é puxada para VDD PMOS está na zona activa - resistência equivalente baixa – e o.

A característica vo(vi) correspondente, representada na figura seguinte, é bastante abrupta e tem boas gamas de definição dos níveis lógicos como se referiu anteriormente. Uma das grandes vantagens da lógica CMOS é que o consumo estático é nulo, pois quer o sinal esteja a High quer esteja a Low um dos transístores está cortado e, portanto, não há corrente. Assim, só há consumo na zona intermédia da característica, que corresponde à zona em que acontecem as comutações.

Figura 11 Característica vo(vi) de um inversor em tecnologia CMOS.

Para implementar uma porta lógica NAND a partir da porta lógica NOT, é necessário acrescentar um segundo ramo de entrada NMOS em série tal como foi feito para a porta lógica RTL, e um ramo PMOS em paralelo tal é apresentado na figura seguinte.

Figura 12 Porta lógica NAND em tecnologia CMOS.

Lógica CMOS

A lógica CMOS – Complementary MOS – tem uma análise simples e pode ser facilmente entendida pelo estudo do inversor CMOS, representado na figura:

Figura 13 Porta lógica NOT em tecnologia CMOS.

Quando a tensão no nó de entrada A tem uma tensão de entrada igual a VDD - nível lógico High - o transístor NMOS está a conduzir pelo que a sua resistência equivalente é baixa, enquanto que o transístor PMOS está cortado e portanto tem uma resistência equivalente muito elevada (pode considerar-se infinita), sendo assim a tensão no nó de saída Y é puxada para 0V. Por outro lado, quando a tensão de entrada é 0V o transístor PMOS está a conduzir (resistência equivalente baixa), e o transístor NMOS está cortado, consequentemente a tensão no nó de saída Y é puxada para VDD.

A característica vo(vi) correspondente, representada na figura seguinte, é bastante abrupta e tem boas gamas de definição dos níveis lógicos como se referiu anteriormente. Uma das grandes vantagens da lógica CMOS é o consumo estático ser nulo, pois quer o sinal esteja a High quer esteja a Low um dos transístores está cortado, pelo que não há corrente. Assim, só há consumo na zona intermédia da característica, que corresponde à zona em que acontecem as comutações.

Figura 14 Característica vo(vi) de um inversor em tecnologia CMOS.

Para implementar uma porta lógica NAND a partir da porta lógica NOT, é necessário acrescentar um segundo ramo de entrada NMOS em série tal como foi feito para a porta lógica RTL, e um ramo PMOS em paralelo tal é apresentado na figura seguinte.

Figura 15 Porta lógica NAND em tecnologia CMOS.

A complementaridade destes dois acréscimos é também referida como circuito dual, e dá o nome à família lógica. Este raciocínio pode ser aplicado para construir outro tipo de portas, nomeadamente a porta lógica NOR (que também é uma porta lógica universal) tal como é visível na figura seguinte.

Figura 16 Porta lógica NOR em tecnologia CMOS.

Quando ambos os transístores estão a conduzir, ou seja, quando ambas as tensões de entrada correspondem ao nível lógico High, há corrente na resistência Rc e o nível lógico de saída é Low. Quando qualquer dos dois transístor estiver cortado iC = 0, a tensão de saída é igual a VCC e o nível lógico na saída é High,  bastando para isso que uma das tensões de entrada seja Low.

Elementos de memória

Latch SR

O Latch SR é o elemento básico de memória do qual derivam a generalidade dos flip-flops, e consequentemente as máquinas estado síncronas. A implementação de um flip-flop SR em tecnologia CMOS pode ser conseguida de uma forma prática com o circuito representado na figura seguinte:

Figura 17. Flip-flop SR em tecnologia CMOS.

O seu modo de funcionamento é simples, quando f está a High é feito o carregamento dos dados através das linhas Reset e Set, caso contrário é mantido o valor lógico anterior.

Célula de memória estática (SRAM)

Um bloco de memória estática tem por base o circuito anterior, e consiste num conjunto imenso de células iguais à representada na figura seguinte, dispostas numa matriz de colunas e linhas, em que cada uma destas células é capaz de memorizar 1 bit.

Figura 18. Célula de memória estática de 1 bit.

Na realidade, a necessidade de mais e mais memória torna (mesmo) esta implementação demasiado dispendiosa em termos de área para implementar uma memória de dimensão razoável, como as que são usadas actualmente, por exemplo nos computadores pessoais.

Célula de memória dinâmica (DRAM)

A figura seguinte representa uma forma alternativa de realizar blocos de memória. Consiste num único transístor e funciona com base num endereçamento de linha e coluna em que cada bit de dados armazenado na memória é mantido à custa da capacidade CS.

Figura 19. Célula base de uma DRAM.

Naturalmente, correntes de fuga associadas a esta capacidade obrigam que se façam ciclos de refrescamento para garantir que os dados não são perdidos. Assim todos os bits de memória são dinamicamente acedidos periodicamente. A figura seguinte representa uma DRAM.

Matrizes de memória estática (SRAM e DRAM)

 

Figura 20. Matriz de memória implementada em lógica dinâmica (ROM).

Memória fixa (ROM)

A memória ROM é geralmente utilizada para guardar informação fixa de forma não-volátil, ou seja, que se mantenha mesmo que seja cortada a alimentação. Aplicações comuns são as BIOS dos PCs que mantêm informação vital do modo como devem funcionar os dispositivos básicos do computador. As EPROM, E2PROM ou memórias flash são as variantes mais comuns deste tipo de memória e estão presentes na generalidade dos circuitos eléctricos de alta complexidade.

A figura seguinte representa uma forma simples de implementar uma memória ROM:

Figura 21. Matriz de memória ROM.